Publication:
Design and analysis of scalable floating point fast fourier transforms on field programmable gate arrays
Design and analysis of scalable floating point fast fourier transforms on field programmable gate arrays
dc.contributor.advisor | Jiménez-Cedeño, Manuel | |
dc.contributor.author | Montaño-Martïnez, Víctor B. | |
dc.contributor.college | College of Engineering | en_US |
dc.contributor.committee | Rodríguez, Domingo | |
dc.contributor.committee | Arce, Rafael | |
dc.contributor.department | Department of Electrical and Computer Engineering | en_US |
dc.contributor.representative | Ortiz-Albino, Reyes M. | |
dc.date.accessioned | 2019-05-15T17:59:30Z | |
dc.date.available | 2019-05-15T17:59:30Z | |
dc.date.issued | 2009 | |
dc.description.abstract | This project analyzed the impact on the performance of a floating point Fast Fourier Transform (FFT) of modifying design parameters that included the number of points, precision, and folding factor. The performance parameters observed included the latency, resource consumption, maximum clock frequency, and through- put. In order to complete this study, a scalable core of a floating point FFT was designed using a Hardware Description Language (HDL) and implemented on a Xilinx Virtex IV Field Programmable Gate Array (FPGA). The FFT design was structured to allow for scaling the number of points, the number of bits in operands, the folding factor, and the transform direction, either forward or reverse. The behavior of the latency and throughput could be predicted with a set of empirical formulas derived from the design. The resources consumed and maximum frequency provided a good understanding of the effects caused by each generic parameter on the design performance. | en_US |
dc.description.abstract | En este proyecto, se analizó la manera como se afecta el desempeño de una Transformada de Fourier (FFT) de punto flotante cuando parámetros de diseño tales como el número de puntos, precisión, y número de mariposas son escalados. Entre las métricas utilizadas para evaluar el desempeño, se encuentran el tiempo de latencia, rendimiento de procesamiento, frecuencia máxima y recursos lógicos consumidos. Para llevar a cabo este estudio, se diseño un código de una FFT de punto flotante usando un Lenguaje de Descripción de Hardware (HDL), la cual se implementó posteriormente en un Arreglo de Compuertas Lógicas Programables (FPGA) Virtex IV de Xilinx. Nuestra transformada fue estructurada para ser escalable en el número de puntos, número de bits, número de mariposas y poder cambiar la dirección, directa o inversa. El comportamiento del tiempo de latencia y el rendimiento de procesamiento pudo ser predecido con un grupo de fórmulas que se derivaron del diseño. Los resultados concernientes a los recursos consumidos y la frecuencia máxima proporcionaron un mejor entendimiento de los efectos producidos por cada parámetro genérico sobre el desempeño de nuestro diseño. | en_US |
dc.description.graduationYear | 2009 | en_US |
dc.identifier.uri | https://hdl.handle.net/20.500.11801/2341 | |
dc.language.iso | English | en_US |
dc.rights.holder | (c) 2009 Víctor Brian Montaño-Martínez | en_US |
dc.rights.license | All rights reserved | en_US |
dc.title | Design and analysis of scalable floating point fast fourier transforms on field programmable gate arrays | en_US |
dc.type | Thesis | en_US |
dspace.entity.type | Publication | |
thesis.degree.discipline | Electrical Engineering | en_US |
thesis.degree.level | M.S. | en_US |
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- INEL_MontanoMartinezV_2009.pdf
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