A switched opamp comparator to improve the conversion rate of low-power low-voltage successive approximation adcs

Abstract

The continued drive toward technology scaling in VLSI design has provided greater integration levels in silicon chips. Thanks to the reduction in minimum feature size and the corresponding decrease in power supply voltage, digital circuits have benefited from savings in area and power consumption. This approach presents a number of challenges in Complementary Metal-Oxide Semiconductor (CMOS) analog circuit design. As the gate oxide of transistors becomes thinner and power consumption increases, a lower supply voltage must be used, even though it results in performance degradation of analog circuits. This must be done in order to avoid silicon punchthrough. In applications requiring low power consumption and moderate conversion speed, one of the most frequently used analog-to-digital converter (ADC) architectures is the successive approximation. As data converters are mixed-signal circuits, containing both analog and digital circuits, they suffer from the same problems just described. This thesis presents the design of a low-voltage successive approximation ADC based on a Switched Opamp comparator. The proposed comparator archiecture provides high-resolution and low-power consumption without compromising speed. The results obtained from extensive simulations have validated the design of the ADC prototype, showing comparable performance to those found in recent publications, while achieving a higher conversion speed.

El impulso contínuo hacia la reducción del tamaño minimo ofrecido en tecnologias VLSI ha brindado mayores niveles de integración en dispositivos de silicio. La reducción en el tamaño mínimo realizable y disminución de la fuente de alimentación de voltaje, ha resultado en menor área ocupada y consumo de energía. Esto ha traído un gran número de desafíos en el diseño de circuitos analógicos de tipo CMOS. Según la capa de óxido de los transistores se hace más angosta y el consumo de energía aumenta, surge la necesidad de utilizar fuentes de alimentación de menor voltaje. Aunque hacer esto resulta en menor rendimiento para los circuitos analógicos, es necesario para así evitar el efecto de "silicon punch-through". En aplicaciones que re quieren bajo consumo de potencia y moderada velocidad de conversión, el convertidor analógico digital (ADC) de aproximación sucesiva es uno de los más usados. Ya que los convertidores de datos son circuitos de señal-mixta que utilizan circuitos analógicos y digitales, los mismos sufren de los problemas antes mencionados. Esta tesis presenta el diseño de un ADC de aproximación sucesiva para bajo voltage, basado en un comparador con amplificador operacional conmutable. La arquitectura propuesta para el comparador provee alta resolución y bajo consumo de potencia, sin comprometer su velocidad. Los resultados obtenidos através de simulaciones validan el diseño del ADC, demostrando rendimiento comparable con el que se puede encontrar en la literatura reciente, proveyendo a la vez mayor velocidad de conversión.